本文发表在 rolia.net 枫下论坛发信人: scorpio (小蝎), 信区: EE
标　题: Re: Is there any other way to do port map in VHDL?
发信站: The unknown SPACE (Sun Aug 18 22:35:41 2002) WWW-POST

I probably searched all available source(online/book) I can get, no such kind of sample. my ASIC friend told me to use a tmp signal, this solution works. but I need to define a
signal tmp_dat: array(7 downto 0) of std_logic_vector(A downto 0)
and do a tmp_dat(i)(j) <= dat(j)(i) before port map, so I can use
inp=>tmp_dat(i).

can you give me a simple sample for my (dat/inp)example? thanks!

【 在 aha (总有理顺的一天) 的大作中提到: 】
: I remember you can use bus to deal with this kind of problem. why not check
: some VHDL tutorial online.
:
:
:
: 【 在 scorpio (小蝎) 的大作中提到: 】
: : sorry, 表达不清。
: : 假设我有一个SIGNAL，你可以把它当作一个一维数组，每个元素是一个BYTE:
: : dat: array(A downto 0) of std_logic_vector(7 downto 0)
: : 我还有一个ENTITY工作在每个BIT-PLANE上，输入是
: : inp: array(A downto 0) of std_logic
: : 我现在用
: : gen: for in in 7 to 0 generate
: : pm: comp port map(inp(0)=>dat(0)(i)...inp(A)=>dat(A)(i));
: : end gen;
: : 如果A=100，就要写100遍inp(x)=>dat(x)(i)？太没效率了吧？更多精彩文章及讨论，请光临枫下论坛 rolia.net